一種面向SDH應用的低抖動全數(shù)字鎖相環(huán)

摘要： 為使同步數(shù)字體系(Synchronous Digital Hierarchy, SDH)設備獲得高質(zhì)量的時鐘信號源，提出了一種使用8 kHz輸入時鐘信號綜合出低抖動9.72 MHz輸出時鐘信號的全數(shù)字鎖相環(huán)(All-Digital Phase-Locked Loop, ADPLL)。該ADPLL使用了一種新型的濾波式鑒相器，通過特定的算法實現(xiàn)了對極低占空比周期信號的相位檢測和比... （共7頁）