3D-SOI像素芯片邏輯層的設(shè)計與實現(xiàn)

摘要： 環(huán)形正負電子對撞機(CEPC)實驗對頂點探測器的空間分辨率提出了極為苛刻的要求。SOI像素傳感器芯片CPV-4使用了3D堆疊技術(shù)來滿足CEPC需要的高空間分辨率。本文主要研究在3DSOI技術(shù)下CPV-4的邏輯層電路設(shè)計與驗證。邏輯層作為CPV-4 3D芯片的上層部分包含粒子擊中信息的存儲和讀出功能,采用了緊湊的像素邏輯設(shè)計和高效的優(yōu)先級編碼讀出邏輯設(shè)計。測試系統(tǒng)基于IPBUS協(xié)... （共8頁）